圖14顯示了在圖13中所示的adder_t4代碼上運(yùn)行模擬的輸出波形。第一個(gè)a輸入變化發(fā)生在時(shí)間15，這導(dǎo)致輸出事件被安排在時(shí)間27，但是b輸入上的變化并且在時(shí)間17,19和21分別對(duì)輸入進(jìn)

行了兩次更改，導(dǎo)致安排三個(gè)新的輸出事件。只有最后一個(gè)輸出事件實(shí)際完成，輸出在時(shí)間33分配。連續(xù)分配不會(huì)“排隊(duì)”輸出分配，它們只跟蹤下一個(gè)輸出值以及何時(shí)發(fā)生;因此，連續(xù)分配模型具有慣性延遲的組合邏輯。

6.2多個(gè)連續(xù)賦值+延遲


module adder_t10a (co, sum, a, b, ci);


output co;


output [3:0] sum;


input [3:0] a, b;


input ci;


wire [4:0] tmp;


assign tmp = a + b + ci;


assign #12 {co, sum} = tmp;


endmodule


module adder_t10b (co, sum, a, b, ci);


output co;


output [3:0] sum;


input [3:0] a, b;


input ci;
wire [4:0] tmp;


assign #12 tmp = a + b + ci;


assign {co, sum} = tmp;


endmodule


可以類(lèi)似地表明，通過(guò)向連續(xù)分配添加延遲來(lái)建模邏輯功能，其輸出用于驅(qū)動(dòng)具有延遲的其他連續(xù)分配的輸入，也精確地模擬具有慣性延遲的組合邏輯。


6.3混合無(wú)延遲always塊和連續(xù)分配


module adder_t5 (co, sum, a, b, ci);


output co;


output [3:0] sum;


input [3:0] a, b;


input ci;


reg [4:0] tmp;


always @(a or b or ci) begin


tmp = a + b + ci;
end


assign #12 {co, sum} = tmp;


endmodule


在沒(méi)有延遲的始終塊中建模邏輯功能，然后將始終塊中間值傳遞給具有延遲的連續(xù)分配，如adder_t5所示，將精確地模擬具有慣性延遲的組合邏輯。


在上例中，tmp變量在任何輸入事件之后更新。


連續(xù)分配輸出在tmp變量最后一次更改后12ns內(nèi)不會(huì)改變。始終塊輸入信號(hào)的任何變化都將導(dǎo)致tmp更改，這將導(dǎo)致在連續(xù)分配輸出上調(diào)度新的輸出事件。直到連續(xù)賦值輸出才會(huì)更新。


這種編碼風(fēng)格模擬了具有慣性延遲的組合邏輯。


建模指南：使用具有延遲的連續(xù)賦值來(lái)建模簡(jiǎn)單的組合邏輯。這種編碼風(fēng)格將準(zhǔn)確地模擬具有慣性延遲的組合邏輯。


Testbench指南：可以在測(cè)試平臺(tái)的任何位置使用連續(xù)賦值來(lái)將激勵(lì)值驅(qū)動(dòng)到輸入端口和實(shí)例化模型的雙向端口。
結(jié)論


1 ) 模擬慣性延遲的方法：連續(xù)賦值+正規(guī)延遲


2 ) 模擬傳輸延遲的方法：.非阻塞賦值+內(nèi)定延遲


3）阻塞賦值不建議添加延遲。