SC1421
產品概況
SC1421是采用逐次逼近型架構，內置采樣保持電路、內部時鐘以及高速串行接口的單通道12位串行6 μs SAR ADC。SC1421的模擬輸入范圍為±10 V，采用+5 V單電源供電，典型功耗僅25 mW。

SC1421采用8引腳的SOIC封裝。

主要性能
?  12 位 ADC，轉換時間為 6 微秒
?  +5V 單電源供電
?  高速、易用的串行接口
?  片內采樣保持放大器
?  低功耗：25mW（典型值）
?  模擬輸入范圍±10V
?  8 引腳 SOIC 封裝
應用場合
?  工業(yè)自動化技術
?  可編程邏輯控制器 (PLC)
?  分布式控制系統(tǒng) (DCS)

時序和控制部分
圖2顯示了SC1421最佳性能工作時所需的時序。在圖中所示的序列中，轉換在CONVST
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上升沿開
始，6μs后SC1421本次轉換得到的新數(shù)據(jù)會存儲在輸出寄存器中。讀取操作發(fā)生時，在CONVST
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的下
一個上升邊緣之前應該最少保持600ns結束讀取操作，以優(yōu)化下次轉換開始之前跟隨/保持放大器的建立。在串行時鐘頻率最高為8.33MHz的情況下，芯片可實現(xiàn)的吞吐量為6μs (轉換時間)  + 1.92μs (讀取
時間) + 0.6μs (采集時間)，這將導致8.52μs的最小吞吐量時間(相當于117 kHz的吞吐量速率)。為了最小化電路板空間，SC1421 采用8 引腳封裝，可用于接口的引腳數(shù)量非常有限，因此，
SC1421沒有提供狀態(tài)信號來指示轉換何時完成。在許多應用中該問題無需考慮，因為數(shù)據(jù)可以在轉串行接口
SC1421的串行接口僅由兩根線組成，一個串行時鐘輸入(SCLK)和一個串行數(shù)據(jù)輸出(SDATA)，
這是大多數(shù)微控制器，DSP處理器和移位寄存器都易于使用的接口。
圖4顯示了SC1421讀取操作的時序圖，串行時鐘輸入(SCLK)為串行接口提供時鐘源，串行數(shù)據(jù)
在該時鐘的上升沿上從SDATA線時鐘輸出，在SCLK的下降沿上有效。串行時鐘輸入(SCLK)必須提
供16個時鐘脈沖，以完全獲得轉換結果，SC1421提供四個前導零，后面跟著以MSB  (DB11)開始的12
位轉換結果，最后上升時鐘邊緣的最后一個數(shù)據(jù)位是LSB  (DB0)，在SCLK的第十六下降沿，SDATA
線被禁用(三態(tài))。在最后一位被敲出后，SCLK輸入應該返回低電平，并一直保持低電平，直到下一
次串行數(shù)據(jù)讀取操作；如果在第十六個時鐘之后還有額外的時鐘脈沖，SC1421將重新開始，從其輸
出寄存器輸出數(shù)據(jù)，即使此時時鐘停止，數(shù)據(jù)總線也將不再是三態(tài)模式；如果串行時鐘在CONVST
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的下一個下降沿之前停止，SC1421將繼續(xù)正常工作，輸出移位寄存器在CONVST
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下降沿時復位，因
此當CONVST
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變低時，SCLK線必須是低的，以便可以正常復位輸出移位寄存器。
串行時鐘輸入在串行讀取操作期間不需要是連續(xù)的，這16位數(shù)據(jù)(4個前導零和12位轉換結果)可
以以字節(jié)數(shù)從SC1421讀取，需要注意 SCLK輸入必須在兩個字節(jié)之間保持低電平。
通常，輸出寄存器在轉換結束時更新。當轉換完成時，從輸出寄存器的串行讀取正在進行，但
是，輸出寄存器的更新是延遲的，在這種情況下，當串行讀取完成時，輸出寄存器將被更新。如果
串行讀取在CONVST
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的下一個下降沿之前沒有完成，輸出寄存器將在CONVST
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的下降沿更新，并復
位輸出移位寄存器。在時序控制程序中，若數(shù)據(jù)讀取已經啟動，但在CONVST
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下降沿之前沒有完成，
用戶必須提供大于1.5μs的CONVST
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脈沖寬度，以確保在下一個轉換開始之前SC1421可以正確進行工
作；在時序控制程序中，輸出更新要么發(fā)生在轉換結束，要么發(fā)生在CONVST
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上升沿前1.5μs完成的
串行讀取結束時。通常CONVST
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可以達到最小50ns的脈寬。
SC1421對串行時鐘邊緣進行計數(shù)，以知道輸出寄存器的哪位應該放在SDATA輸出上，為了確保
芯片輸出數(shù)據(jù)連續(xù)，只要SCLK線是低的，串行時鐘計數(shù)器在CONVST
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輸入的下降沿復位。用戶應該
確保在串行數(shù)據(jù)讀取操作進行時，不會出現(xiàn)CONVST
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輸入上的下降沿。
換期間或轉換后從SC1421讀取；然而，想要從SC1421獲得最佳性能的應用程序必須確保數(shù)據(jù)讀取不
會發(fā)生在轉換期間或在CONVST
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上升邊緣之前的600ns期間。這可以通過兩種方式實現(xiàn)：
(1)  在軟件時序控制中確保讀操作直到CONVST
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上升沿后6μs再開始進行，只有當軟件知道何時
發(fā)出CONVST
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命令時，這才有可能
(2)  使用CONVST
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信號作為轉換開始信號和中斷信號。最簡單的方法是為CONVST
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生成一個高低
時間為6μs的方波信號(見圖3)，轉換在CONVST
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上升邊緣開始，CONVST
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的下降沿發(fā)生在6μs
之后，可以作為一個活躍的低電平信號或下降沿觸發(fā)的中斷信號來告訴處理器從SC1421讀取
數(shù)據(jù)。如果讀取操作在CONVST
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上升沿前600ns完成，也可以滿足SC1421的數(shù)據(jù)讀取時序。
上述方案將吞吐量限制在12μs以內，根據(jù)處理器對中斷信號的響應時間和處理器讀取數(shù)據(jù)所花
費的時間，這可能是系統(tǒng)運行的最快時間。在任何情況下，CONVST
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信號不必保持50:50占空比，可
以根據(jù)實際使用情況進行調整，以優(yōu)化SC1421的吞吐量率。或者，CONVST
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信號可以提供一個正常
的窄脈寬，CONVST
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的上升沿可以作為一個活躍高電平或上升沿觸發(fā)中斷，在讀取數(shù)據(jù)之前，可以
實現(xiàn)6μs的軟件延遲。